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2013-05-23 12:21
求翻译：Design and simulation of the UART has been performed using Verilog under MAX-PLUS II environment [1,4,6,10]. All the functional modules of the UART have been designed and verified separately and then they have been integrated together. Main modules of the UART are (i) baud-rate generator (ii) transmitter module (iii) r是什么意思？ 待解决
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Design and simulation of the UART has been performed using Verilog under MAX-PLUS II environment [1,4,6,10]. All the functional modules of the UART have been designed and verified separately and then they have been integrated together. Main modules of the UART are (i) baud-rate generator (ii) transmitter module (iii) r
问题补充： |
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2013-05-23 12:21:38
UART的设计和仿真一直使用MAX-PLUS II环境下的Verilog [1,4,6,10]。 UART的全部功能模块已设计和验证分开，然后他们已集成在一起。是（i）主要模块的UART波特率发生器（二）发射模块（三）接收模块。
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2013-05-23 12:23:18
设计和模拟的uart使用verilog已执行的最大的环境[plusii1,4,6,10]。 所有的功能模块单独uart的设计和验证,然后他们被集成在一起。 主要模块的uart是(i)波特率发生器(二)发射器模块(㈢)接收器模块中。
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2013-05-23 12:24:58
UART的设计和模仿使用Verilog进行了在MAX-PLUS II环境(1,4,6,10之下)。 UART的所有功能模块被设计了，并且分开地核实他们一起然后集成了。 UART的主要模块是(i)波特率发电器(ii)发射机模块(iii)接收器模块。
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2013-05-23 12:26:38
[1,4,6,10] MAX-PLUS II 环境下使用语言已执行的 UART 设计与仿真。所有的功能模块的 UART 已设计并独立核实，然后他们已经被集成到一起。(I) 波特率发生器 (二) 发射器模块 (三) 接收模块的 UART 主要模块。
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2013-05-23 12:28:18
UART 的设计和模拟在最大以上 II 种环境下使用 Verilog 被实行了 (1,4,6， 10)。UART 的所有实用模块单独被设计和确认了，然后他们一起集成了。UART 的主要模块是 (i) 波特费率的发电机 (ii) 传送者模块 (iii) 接收者模块。
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