|
关注：1
2013-05-23 12:21
求翻译：In a Verilog Design File (.v) at the specified location, a syntax error occurred near the specified text. For example, this error may occur if required punctuation, such as a semicolon or parenthesis, is missing before the specified text.是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
In a Verilog Design File (.v) at the specified location, a syntax error occurred near the specified text. For example, this error may occur if required punctuation, such as a semicolon or parenthesis, is missing before the specified text.
问题补充： |
|
2013-05-23 12:21:38
在Verilog设计文件（V）在指定的位置，附近发生语法错误指定的文本。例如，这个错误可能发生，如果所需的标点符号，如分号或括号，失踪前在指定的文本。
|
|
2013-05-23 12:23:18
verilog设计文件中(.v)在指定的位置,附近发生了一个语法错误指定的文本。 例如,如果需要可能会发生这种错误标点符号,如分号或圆括号,是在指定的文本。
|
|
2013-05-23 12:24:58
在一个Verilog设计文件(.v)在指定的地点，句法错误在指定的文本附近生成了。 例如，这个错误也许如果必须生成标点，例如分号或括号，在指定的文本之前是缺掉的。
|
|
2013-05-23 12:26:38
在语言设计文件 （.v） 在指定的位置中，指定的文本附近发生语法错误。例如，如果所需的标点符号，例如一个分号或括号，缺少指定的文本之前，可能会发生此错误。
|
|
2013-05-23 12:28:18
在一个 Verilog Design 文件中 ( 对指定位置的 .v)，一个语法错误在指定文本附近出现。例如，这个错误可能出现如果需要标点，例如一个分号或括弧，是遗失的在指定文本之前。
|
湖北省互联网违法和不良信息举报平台 | 网上有害信息举报专区 | 电信诈骗举报专区 | 涉历史虚无主义有害信息举报专区 | 涉企侵权举报专区
