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2013-05-23 12:21
求翻译：In a Conditional Statement at the specified location in a Verilog Design File (.v), you specified a condition expression that Quartus II Integrated Synthesis cannot use to classify the edges in the enclosing Always Construct's Event Control. When an Event Control contains multiple edges, Quartus II Integrated Synthesis是什么意思？ 待解决
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In a Conditional Statement at the specified location in a Verilog Design File (.v), you specified a condition expression that Quartus II Integrated Synthesis cannot use to classify the edges in the enclosing Always Construct's Event Control. When an Event Control contains multiple edges, Quartus II Integrated Synthesis
问题补充： |
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2013-05-23 12:21:38
在条件语句在Verilog设计文件（V）在指定的位置，您指定的条件表达式，Quartus II集成综合不能使用分类封闭总是构造的事件控制的边缘。事件控制包含多个边缘时，Quartus II集成综合区别分析总是构造条件语句的异步控制信号从时钟。例如，下面的代码片段包含总是构造的事件控制包含三个边缘---两个异步复位和时钟
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2013-05-23 12:23:18
在一个条件语句中指定位置的verilog设计文件(.v),则指定一个条件表达式,不能使用quartusii综合分类的边缘封闭构造的事件总是控制。 当一个事件控件包含多个边缘,quartusii综合分析区别异步控制信号通过分析条件语句的时钟在一定结构。
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2013-05-23 12:24:58
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2013-05-23 12:26:38
在语言设计文件 （.v） 中指定位置处的条件语句，您指定一个条件表达式，Quartus II 综合合成能使用分类中封闭始终构造的事件控制的边。当事件控制包含多条边时，Quartus II 综合合成的异步控制信号从时钟区分通过分析中始终构造的条件语句。例如，下面的代码片段包含始终构造其事件的控件包含三条边---两%
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2013-05-23 12:28:18
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