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2013-05-23 12:21
求翻译：The USB module as shown in Figure 5 is supported by a 12MHz operating frequency which will be regenerated by a phase lock loop (PLL) to produce 48 or 6 MHz for FS and LS mode operation respectively. The chip architecture and the EP memory buffer can support 16 logical EPs and 5 physical EPs for FS, and 3 physical EPs 是什么意思？ 待解决
 悬赏分：1
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The USB module as shown in Figure 5 is supported by a 12MHz operating frequency which will be regenerated by a phase lock loop (PLL) to produce 48 or 6 MHz for FS and LS mode operation respectively. The chip architecture and the EP memory buffer can support 16 logical EPs and 5 physical EPs for FS, and 3 physical EPs
问题补充： |
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2013-05-23 12:21:38
在图5所示的USB模块支持12MHz的工作频率将再生一个锁相环（PLL），分别产生48或6兆赫的FS和LS模式操作。芯片架构和EP内存缓冲区，可以支持16个逻辑EPS FS 5物理EPS，3 LS物理EPS。逻辑EP是EP主机可见。一个逻辑EP号码可以分配到两个物理EPS，但是这两个EPS可以有不同的特点。控制传输过程中，安装包传送到解码安装包设置数据缓冲区。设备地址缓冲存储设备是由主机设备枚举过程中分配的地址。
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2013-05-23 12:23:18
usb模块如图5所示是一个支持的12mhz的频率将会重新生成操作的一个锁相环(pll),产生48个或6mhz分别用于fs和ls模式操作。 该芯片架构和ep内存缓冲区可以支持16个逻辑eps和5个物理的epsfs和物理的eps3ls。 ep是一项环保的逻辑数的主机可见。 一个逻辑ep号码可以被分配到两个物理eps,但这两个eps可以具有不同的特性。
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2013-05-23 12:24:58
如图5所显示将由阶段锁圈的12MHz操作频率支持USB模块(PLL)再生导致48或6兆赫为FS和LS各自方式操作。 晶片结构和EP记忆缓冲可能支持16逻辑EPs和5物理EPs为FS和3物理EPs为LS。 逻辑EP是EP数字可看见到主人。 一个逻辑EP数字可以被分配到二物理EPs，但这二EPs可能有不同的特征。 在控制转移期间，设定小包寻址对设定数据缓冲区，设定小包被解码。 设备地址缓冲存储器由主人分配在设备列举期间的设备地址。
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2013-05-23 12:26:38
12 MHz 操作，将重新生成的锁相环 （PLL） 分别产生 48 或 6 MHz 为财政司司长和 LS 模式操作的频率受支持的 USB 模块，如图 5 所示。芯片结构和 EP 的内存缓冲区可支持 16 逻辑 EPs 和 5 物理 EPs 为财政司司长和 3 物理 EPs ls。逻辑的 EP 是 EP 数字可见到主机。一个逻辑 EP 号码可以分配给两个物理 EPs，但这些两个 EPs 可以有不同的特点。控制在传输过程中安装数据包将被路由到安装程序数据缓冲区进行解码安装包的位置。设备地址缓冲区存储分配由主机设备枚举过程中的设备地址。
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2013-05-23 12:28:18
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