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2013-05-23 12:21
求翻译：Fig. 3 shows the simulation result of the baud-rate generator for different divisor value. ‘rst’, ‘bd_clk’ and ‘sys_clk’ indicate the reset input signal, baud-clock signal and system-clock signal of the baud-rate generator. Fig. 3 shows that when reset input is high, buad-rate generator can produce baud clock of diffe是什么意思？ 待解决
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Fig. 3 shows the simulation result of the baud-rate generator for different divisor value. ‘rst’, ‘bd_clk’ and ‘sys_clk’ indicate the reset input signal, baud-clock signal and system-clock signal of the baud-rate generator. Fig. 3 shows that when reset input is high, buad-rate generator can produce baud clock of diffe
问题补充： |
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2013-05-23 12:21:38
图3显示了不同除数波特率发生器的仿真结果。 '第一个'，'bd_clk'和'SYS_CLK表明复位输入信号，波特率时钟信号和系统时钟的波特率发生器的信号。图3所示，当复位输入是高，buad率发生器可以产生不同的频率取决于除数的波特率时钟。
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2013-05-23 12:23:18
图。 3显示了模拟结果的波特率发生器除数为不同值。 “rst”、“bd_clk”和“sys_clk”显示“重置输入信号,波特的时钟信号和系统的时钟信号的波特率发生器。 图。 3表明,当输入重置为高电平,buad频率发生器可以产生不同的波特率时钟频率取决于价值的除数。
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2013-05-23 12:24:58
。 3个展示波特率发电器的模仿结果为另外除数价值。 `rst’， `bd_clk’和`sys_clk’表明复位输入信号、波特时钟信号和波特率发电器的系统时钟信号。 。 3表示，当复位输入高时， buad率发电器可能根据除数价值生产另外频率波特时钟。
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2013-05-23 12:26:38
图 3 显示了不同的除数值的波特率发生器的仿真结果。'rst'、 'bd_clk' 和 'sys_clk' 表明重置输入的信号、 波特率时钟信号和波特率发生器的系统时钟信号。图 3 显示高重启输入时，布阿岛率发电机可以产生不同的频率取决于除数值的波特率时钟。
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2013-05-23 12:28:18
无花果。3 次显示对于不同除数价值的波特费率的发电机的模拟结果。' rst '， ' bd_clk ' 和 ' sys_clk ' 表示被重置的输入信号，波特时钟的信号和 的系统时钟的信号波特费率的发电机。无花果。3 次显示那是重置输入时是高的， buad 比率的发电机可以产生取决于除数价值的不同频率的波特的时钟。
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