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2013-05-23 12:21
求翻译：There will be pop up if you have already simulated the design using Verilog-XL asking you whether you would like to the design to be renetlisted. Click Yes or No depending on what you would like to do. If this is the first time you simulate the design, then it will netlist the design and start Verilog-XL in the interac是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
There will be pop up if you have already simulated the design using Verilog-XL asking you whether you would like to the design to be renetlisted. Click Yes or No depending on what you would like to do. If this is the first time you simulate the design, then it will netlist the design and start Verilog-XL in the interac
问题补充： |
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2013-05-23 12:21:38
将有弹出，如果你已经模拟设计采用Verilog-XL询问您是否想设计要renetlisted。单击“是”或不取决于你想什么做的。如果这是你第一次模拟设计，然后将网表的设计，并开始在交互模式的Verilog-XL。
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2013-05-23 12:23:18
将弹出了,如果你已经在设计中使用verilog模拟-xl询问您是否想对设计进行renetlisted。 单击“yes(是)”或没有根据你想要做什么。 如果这是您第一次模拟的设计,那么它将连线表的设计和开始verilog-xl的交互式模式。
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2013-05-23 12:24:58
将有突然出现，如果您使用VerilogXL已经模仿了设计问您您是否希望到设计是renetlisted。 根据什么点击是或否您希望做。 如果这第一次是您模仿设计，则它在对话方式下将netlist设计和开始VerilogXL。
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2013-05-23 12:26:38
会有弹出如果你已经有模拟使用语言 XL 询问您是否想要 renetlisted 设计的设计。单击是或否取决于你想做什么。如果这是您模拟设计的第一次，然后将网表设计，并开始在交互模式下的语言 XL。
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2013-05-23 12:28:18
正在翻译，请等待...
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