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2013-05-23 12:21
求翻译：In this project, you will design a first-level data cache controller with Verilog HDL step by step. You may need to review the knowledge about that language to make sure you do the project smoothly.是什么意思？ 待解决
 悬赏分：1
- 离问题结束还有
In this project, you will design a first-level data cache controller with Verilog HDL step by step. You may need to review the knowledge about that language to make sure you do the project smoothly.
问题补充： |
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2013-05-23 12:21:38
在这个项目中，你将设计与一步Verilog HDL语言一步一个一级数据缓存控制器。您可能需要查看有关的语言知识，以确保你做的项目顺利进行。
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2013-05-23 12:23:18
在这个项目，您逐步将设计与Verilog HDL的一个第一层的数据贮藏所控制器。您可能需要回顾关于那种语言的知识确定您顺利地做项目。
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2013-05-23 12:24:58
在这个项目，您逐步将设计一个第一层的数据贮藏所控制器与Verilog HDL。 您可能需要回顾知识关于那种语言确定您顺利地做项目。
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2013-05-23 12:26:38
在此项目中，您将设计与语言实现一步一步的第一级数据缓存控制器。您可能需要审查关于这种语言，以确保您顺利做这个项目的知识。
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2013-05-23 12:28:18
在这个项目中，你将设计一个首次水平的数据有 Verilog HDL 的缓存控制器逐步。你关于那种语言可能需要查看知识确保你顺利地做项目。
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